http://www.aktives-hoeren.de/viewtopic.php?f=39&t=2549&sid=75f8e2f721ad2f244e4f6a0167b072dd
Linn Forumsに出ていたとのこと。この1年ほどLinn Forumsを見ていなかったので全く知らなかった。この内容は非常に興味深いです。ありがとうございます。
この改造の説明はドイツ語で書かれている。日本語に翻訳するとかなりめちゃくちゃになりそうなので英語に翻訳して読んでみた。英語への翻訳は文法が近いので結構うまくできていると思うが、ところどころおかしな表現があり、理解できない部分がある。
一度さらっと読んでみた。完全に理解できていない部分があるがおおよそ以下のような改良を行っている。
(1)アナログフィルター用のオペアンプをTI（NS）のLME49740に交換し出力バッファをドライブ能力の高いTIのBUF634に交換
＝＞この改造をした人はアクティブスピーカーを愛好するグループに入っているようなので、Sneakyの出力に長いphoneケーブルをつけてアクティブスピーカーをドライブしたいらしい。そのため容量負荷に強い出力バッファが必要だったようだ。偶然かもしれないが私が製品に使用したオペアンプはLME49720で、この4回路入りがLME49740だと思う。
(2)電源を強化
＝＞オリジナルのSneakeyではディジタル系とアナログ系の電源を一つのレギュレータから供給しているので電源経由でノイズが混入しているそうだ。また水晶発振器の電源にも結構ノイズが乗っているようだ。さらにアナログ系の電圧が11V程度で低いの13.5Vにあげている。本来15VにしたいがBUF634が発熱するのでこれが限界のようだ。
(3)クロックの強化
ジッタの少ないVCXOを使いクロックのジッタを低減
＝＞理解できない部分あり。再度読まないとならないが、SneakyではFPGAやCPLDでクロックの制御をしている。しかしこれらのプログラムを変えられないのでFPGAを使わずにDACにクロックを入れているようだ。44.1kHz系列と48kHz系列の切替はなんらかのステータス信号をみつけてそれを使っている模様。しかし実際どのようにクロックの改造をしているか不明。VCXOにTentlabsというメーカーのものを使っている。このメーカーは知らなかった。想像するにLinnの上位機種で使っているメーカーなのだろう。
その他フィルター定数の変更やS/PDIF出力のトランスを取り外す等の変更を行っている。
この改造基板が800ユーロとのこと。アキュレートに迫る音質になるという。そうだとしたらお買い得だ。
もっと理解しないとならないが本日読んだ範囲では以下の点が多少疑問
・出力バッファーのBUF634の音質はどうなのか？今までに使ったことがないのでわからないがディスクリートで組んで音質向上の余地がありそう。
・ジッタの少ないVCXOを使っているが、ディスクリート構成のPLLを使ってクロックを作っているようだ。またPLLの切替に苦労していると書いてある。実際のクロックダイアグラムを理解しないとなんとも言えないが、ジッタをなくすためにはPLLでなくディジタルで処理するべきではないか？DDSを使うなどあるがそこまでやる必要はなく、分周器を組合わせればよい。安いFPGAで可能だ。何故PLLを使っているのか？何か理由があると思うが理解できていない。
もう少し読み込んでみようと思う。
2013/11/18追記
ドイツ語を英語に機械翻訳した文章は本当にわかりずらい。苦労しながら読んでいる。
(1)SneakyではXilinxのCPLD XC9536XLでDACのクロックを生成している。開発者のWebによるとCPLDからDACに供給するWORD CLOCKとSYSCLKにジッタが含まれると書いてある。以下がその写真で44.1kHZ時のクロック。上がWaord Clock, 下がSYSCLKである。たしかにエッジがずれている。黄色のSYSCLKで太い部分はクロック周波数を合わせるためにCPLDが微調整している部分を示し、細い部分はジッタだと書いてあった。
説明が理解できないのでSneakeyの蓋をあけて内部を見ると意味がわかった。
Sneakyには通常必要な11.2896MHzと12.288MHz系列のクロックが無い。基板上に実装されているのは100MHzの発振器のみだ。
発振器にはEURO QUARTZ社のXO91シリーズを使っていると思われる。
つまり100MHzを分周し、てこの例では352.8kHzを生成している。100MHzと352.8kHzの比は整数ではなく283.446712なので283分周と284分周ともういくつかの分周比を切り替えて352.8kHzに近い周波数を作っている。SYSCLKの細い線はこのプログラムされた分周比によるものかタイミングエラーによるものかは不明。しかしもともと設計にジッタを仕込んでいたとは、、、 ショックだ。
そしてサンプリング周波数が高くなるほどこのジッタの影響は大きくなる。Sneakyでハイレゾ音源を聞いても期待したほどいい音に聞こえないのはこれが理由だったのか、、
したがって開発者は11.2896MHzと12.288MHzの発振器を追加しジッタを減らそうと目論んでいる。
ちなみに上の写真ではWORD CLOCKでトリガを取っているのでWORD CLOCKは安定しているが、実際にはWORD CLOCKとSYS CLOCKの両方がジッタで揺れている。ここの揺れ（周波数の調整）の周期がジッタメータの7kHzと11kHzにピークとして現れているようだ。0.1ms前後の時間で帳尻を合わせている。
(2)上記CPLDの近くには発振器のパターンがあるが、Sneakyでは実装されていない。Accurateなどの上位機種ではここに発振器が実装されているそうだ。。CPLDのプログラムを変更して発振器を実装すれば上位機種と同じにできるが、CPLDの変更をすることは不可能。CPLDの変更ができないとSneakyからのS/PDIF出力のクロックを変更することができないので、これはあきらめている。
これ以外にSneakyのS/PDIF出力はup samplingして384kHzで出力しているので36MHzのクロックが必要なため難しいとも書いてある。いずれにしてもS/PDIFの改良は捨てて内部のDACへのクロックのみクリーン化する方針のようだ。
私がSneakyを購入した理由は、S/PDIFに高性能DACを接続すればいずれ上位機種に迫る音質を実現できると思ったからだ。しかしS/PDIFにジッタが乗っていると不安。DAC側で非同期で処理したら無視できるか？微妙。
しかし読み進めていくと前の計画を撤回してS/PDIFのリクロックをやろうとしていることがわかった。昨日斜め読みでよくわからなかったのはこのように計画変更を含めて時系列で書いてあるからだ。
(3)PLLは必要みたいだ
Sneakyで使用しているWM8740で192kHzサンプリングで使用するためには最低24.576MHzのクロックが必要だ。G-Sneakyでは12.288MHzの発振器を搭載するのでクロックを2倍にするためのPLLが必要だ。
WORD CLKのジッタが少なければSYSCLKやBIT CLOCKのジッタが多少あっても音には影響しないので、SYSクロックのみPLLで生成し、それ以外のクロックを分周で作っていれば問題ないと思う。しかしWORD CLOCKをどうやって生成しているかまだ理解できていない。
私は22.5792MHzや24.576MHzのクロックを搭載するほうが良いと思う。何故そうしないのか？
あるいは半分の周波数でもゲート遅延を使って2逓倍すれば（ちょっとトリッキーでジッタに注意しないとならないが）PLLの切替の応答速度の問題はなくなる。
しかし(2)で書いたように途中で計画変更して36MHzクロックが必要になったためPLLは必須になったのだろう。
それで結局クロックの具体的な構成は説明されていない。企業秘密？
以下は推測だ。
内部DAC用
CPLDの出力とDACの接続をカットして追加した11.2896MHzと12.288MHzの発振器から生成したクロックを供給。クロックの切替はＰＬＬのロック状態を見て切り替えているようだ。また切替時はＬＰＦの時定数を小さくしてロック時間を短くしている。それでもロックには100ms程度かかると書いてある。
S/PDIF出力用
S/PDIFは３８４KHzサンプリングだそうで、2倍のクロックが必要なため25MHzのクロックでリサンプリングしているようだ。S/PDIF出力のトランスを取り除いてその信号を同期している。2段のFFで同期していると書いてあるので、非同期処理をしていると思われる。そうだとすると最悪データが1bitずれる恐れがある。それとも遅延回路を使って微調整しているのか？
昨日よりは理解が進んだが、具体的な回路を公開していないので不明な点が残る。そして私の推測が正しければ改善の余地があると思う。それでもオリジナルよりは大幅な改善が期待できることは間違いがない。
